Single Event Upset in Dual- and Triple-Well SRAMs Indranil Chatterjee

CMOS-Technologien können entweder Dual-Well oder Triple-Well sein. Die Triple-Well-Technologie hat im Vergleich zur Dual-Well-Technologie mehrere Vorteile in Bezug auf die elektrische Leistung. Die Unterschiede in der Reaktion auf Einzelereignisse zwischen diesen beiden Technologieoptionen sind jedoch noch nicht gut bekannt. In dieser Arbeit wird eine umfassende Analyse der durch Alpha-, tronen- und Schwerionen verursachten Upsets in 65-nm- und 40-nm-Dual-Well- und Triple-Well-CMOS-SRAMs vorgestellt. Es werden primäre Faktoren untersucht, die sich auf die Mechanismen der Ladungssammlung für einen breiten Bereich von Teilchenenergien auswirken. Dabei zeigt sich, dass die Triple-Well-Technologie anfälliger für Teilchen mit niedrigem LET-Wert ist, während die Dual-Well-Technologie anfälliger für Teilchen mit hohem LET-Wert ist. Bei der Triple-Well-Technologie wird durch die Ladungseinschränkung und die Ladungssammlung durch mehrere Transistoren der Single Event Upset Reversal-Mechanismus ausgelöst, der die Empfindlichkeit bei hoh