VGOL 25 Stück DIP16 IC 8BIT Parallel In/Serial Out Schieberegister 16 Pin Computer Durchgangslochgeräte SN74HC165N Schwarz für Kommunikationsgeräte
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Beschreibung
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Die SN74HC165N-Geräte sind 8-Bit-Schieberegister mit paralleler Ladefunktion, die bei Taktung die Daten zu einem seriellen (QH) Ausgang verschieben. Der parallele Zugriff auf jede Stufe wird durch acht einzelne direkte Dateneingänge (A–H) ermöglicht, die durch einen niedrigen Pegel am Schiebe-/Ladeeingang (SH/LD) aktiviert werden. Die SN74HC165N-Geräte verfügen außerdem über eine Taktsperrfunktion (CLK INH) und einen komplementären seriellen (QH) Ausgang. Die Taktung erfolgt durch einen Übergang von niedrig nach hoch des Takteingangs (CLK), während SH/LD hoch und CLK INH niedrig gehalten wird. Die Funktionen von CLK und CLK INH sind austauschbar. Da ein niedriger CLK und ein Übergang von niedrig nach hoch von CLK INH ebenfalls die Taktung bewirken, muss CLK INH nur dann auf den hohen Pegel geändert werden, wenn CLK hoch ist. Das parallele Laden wird verhindert, wenn SH/LD hoch gehalten wird. Während SH/LD niedrig ist, werden die parallelen Eingänge zum Register unabhängig von den Pegeln der CLK-, CLK INH- oder seriellen (SER) Eingänge aktiviert.
Die SN74HC165N-Geräte sind 8-Bit-Schieberegister mit paralleler Ladefunktion, die bei Taktung die Daten zu einem seriellen (QH) Ausgang verschieben. Der parallele Zugriff auf jede Stufe wird durch acht einzelne direkte Dateneingänge (A–H) ermöglicht, die durch einen niedrigen Pegel am Schiebe-/Ladeeingang (SH/LD) aktiviert werden. Die SN74HC165N-Geräte verfügen außerdem über eine Taktsperrfunktion (CLK INH) und einen komplementären seriellen (QH) Ausgang. Die Taktung erfolgt durch einen Übergang von niedrig nach hoch des Takteingangs (CLK), während SH/LD hoch und CLK INH niedrig gehalten wird. Die Funktionen von CLK und CLK INH sind austauschbar. Da ein niedriger CLK und ein Übergang von niedrig nach hoch von CLK INH ebenfalls die Taktung bewirken, muss CLK INH nur dann auf den hohen Pegel geändert werden, wenn CLK hoch ist. Das parallele Laden wird verhindert, wenn SH/LD hoch gehalten wird. Während SH/LD niedrig ist, werden die parallelen Eingänge zum Register unabhängig von den Pegeln der CLK-, CLK INH- oder seriellen (SER) Eingänge aktiviert.